Gestion de la congestion à faible coût pour les CNO

Les innovations rapides dans la technologie d'intégration des circuits ont permis d'intégrer des milliards de transistors sur une seule puce. Les progrès de la technologie des circuits intégrés ont mis au défi d'extraire le gain maximal de performance des ressources supplémentaires. Ces derniers temps, les architectes informatiques ont préconisé la conception de plusieurs c¿urs pour répondre aux besoins de calcul de la prochaine génération. Les puces, équipées d'un grand nombre de c¿urs, d'un parallélisme dynamique stimulant et d'une consommation d'énergie modeste, sont proposées pour répondre aux besoins de calcul futurs. Il est intéressant de noter que les performances de l'architecture à plusieurs c¿urs dépendent largement de la compétence du réseau d'interconnexion sur la puce. Les réseaux sur puce (NoC) sont devenus l'épine dorsale des architectures multi-coeurs. Néanmoins, les mauvaises performances du réseau dues à la congestion pourraient devenir un obstacle majeur dans les futures conceptions multi-coeurs. Dans la présente recherche, nous étudions les causes de la congestion dans les NoC et facilitons les moyens d'atténuer la menace sur les performances. En particulier, l'objectif de cette recherche est de fournir des solutions de gestion de la congestion rentables et adaptées aux NoCs.